Talaan ng mga Nilalaman:
- Hakbang 1: Pangkalahatang-ideya ng SPI
- Hakbang 2: Mga Pagtukoy sa Disenyo
- Hakbang 3: Simula sa Off
- Hakbang 4: RTL View ng SPI Master Core at Simulate Waveforms
Video: Disenyo ng SPI Master sa VHDL: 6 Hakbang
2024 May -akda: John Day | [email protected]. Huling binago: 2024-01-30 13:13
Sa itinuturo na ito, magdidisenyo kami ng isang SPI Bus Master mula sa simula sa VHDL.
Hakbang 1: Pangkalahatang-ideya ng SPI
- Ang SPI ay isang kasabay na serial bus
- Ang kasikatan at pagiging simple nito ay gumawa ng isang pamantayan sa pamantayan sa serial na komunikasyon
- Full-duplex bus
- Simpleng protocol at kabilang sa pinakamabilis na serial bus
Hakbang 2: Mga Pagtukoy sa Disenyo
Ito ang mga pagtutukoy ng SPI Master na nais naming disenyo:
- Sinusuportahan ang lahat ng apat na mga mode ng pagpapatakbo; pabagu-configure
- Ang Clock ay nagbibigay-daan sa kontrol para sa pag-save ng kuryente
- Statically configurable haba ng salita at bilis
- Single na makagambala para sa parehong paghahatid at pagtanggap
Hakbang 3: Simula sa Off
Una sa lahat, dapat mayroong dalawang interface ang aming IP. Ang isa ay serial interface at ang isa ay parallel interface. Ang serial interface ay binubuo ng mga de-facto standard na signal ng SPI: MOSI, MISO, SS, SCLK.
Ang MOSI ay tinatawag ding SDO at ang MISO kung minsan ay tinatawag na SDI.
Ginagamit ang serial interface upang makipag-usap sa mga panlabas na peripheral ibig sabihin., Mga alipin ng SPI.
Ginagamit ang parallel interface upang makipag-usap sa aming host hal. ibig sabihin., Ang lahat ng mga data bus ay nabibilang sa parallel interface.
Mayroon kaming isang pandaigdigang orasan na nagdadala ng panloob na lohika ng SPI, pati na rin ang SCLK, na binubuo namin sa loob.
Mayroon din kaming ilang mga signal ng kontrol tulad ng pagsulat ng paganahin, paganahin ang orasan. At makagambala at iba pang mga signal ng katayuan.
Dahil kailangan nating harapin ang mga kumplikadong kondisyon sa pagkontrol, mas simple ang pagdidisenyo ng naturang mga serial IP na komunikasyon bilang isang FSM. Magdidisenyo kami ng master ng SPI bilang isang FSM din. Ang FSM ay hinihimok ng isa pang panloob na orasan na kung saan ay dalawang beses na SCLK. Ang panloob na orasan ay nabuo gamit ang mga kasabay na counter mula sa pandaigdigang orasan.
Ang lahat ng mga signal ng control na tumatawid sa mga domain ng orasan ay may mga synchronizer na nasa mas ligtas na panig.
Hakbang 4: RTL View ng SPI Master Core at Simulate Waveforms
Ito ay isang hubad na disenyo ng RTL na walang dedikadong FPGA IP na ginamit. Samakatuwid ito ay isang ganap na portable code sa anumang FPGA.
Inirerekumendang:
Disenyo ng isang Simpleng Four-way Set Associative Cache Controller sa VHDL: 4 na Hakbang
Disenyo ng isang Simpleng Four-way Set Associative Cache Controller sa VHDL: Sa aking naunang itinuro, nakita namin kung paano magdisenyo ng isang simpleng direktang naka-map na cache controller. Sa oras na ito, sumusulong na tayo sa hakbang. Magdidisenyo kami ng isang simpleng naka-set na apat na magkakasamang cache controller. Kalamangan? Mas kaunting miss rate, ngunit sa halagang perfo
Disenyo ng isang Programmable Interrupt Controller sa VHDL: 4 na Hakbang
Disenyo ng isang Programmable Interrupt Controller sa VHDL: Nasobrahan ako ng uri ng mga tugon na nakukuha ko sa blog na ito. Salamat mga tao sa pagbisita sa aking blog at pag-uudyok sa akin na ibahagi sa iyo ang aking kaalaman. Sa oras na ito, ipapakita ko ang disenyo ng isa pang kawili-wiling module na nakikita natin sa lahat ng mga SOC - Nakagambala C
Disenyo ng isang Simple Cache Controller sa VHDL: 4 na Hakbang
Disenyo ng isang Simple Cache Controller sa VHDL: Sinusulat ko ito na itinuturo, dahil nakita kong medyo mahirap na makakuha ng ilang sanggunian na VHDL code upang malaman at simulan ang pagdidisenyo ng isang cache controller. Kaya't dinisenyo ko ang isang cache Controller aking sarili mula sa simula, at matagumpay itong nasubukan sa FPGA. Mayroon akong p
Disenyo ng I2C Master sa VHDL: 5 Mga Hakbang
Disenyo ng I2C Master sa VHDL: Sa itinuturo na ito, ang Pagdidisenyo ng isang simpleng master ng I2C sa VHDL ay tinalakay. TANDAAN: mag-click sa bawat imahe upang makita ang buong imahe
Disenyo ng isang Simple VGA Controller sa VHDL at Verilog: 5 Hakbang
Disenyo ng isang Simple VGA Controller sa VHDL at Verilog: Sa itinuturo na ito, magdidisenyo kami ng isang simpleng VGA Controller sa RTL. Ang VGA Controller ay ang digital circuit na idinisenyo upang himukin ang mga pagpapakita ng VGA. Nagbabasa ito mula sa Frame Buffer (VGA Memory) na kumakatawan sa frame na ipapakita, at bumubuo