Talaan ng mga Nilalaman:
- Hakbang 1: Ano ang UART?
- Hakbang 2: Mga pagtutukoy
- Hakbang 3: Diskarte sa Disenyo
- Hakbang 4: Mga Resulta ng Simulation
- Hakbang 5: Nakalakip na Mga File
Video: Disenyo ng UART sa VHDL: 5 Hakbang
2024 May -akda: John Day | [email protected]. Huling binago: 2024-01-30 13:13
Ang UART ay nangangahulugang Universal Asynchronous Receiver Transmitter. Ito ang pinakatanyag at pinakasimpleng serial komunikasyon na protocol. Sa itinuturo na ito, malalaman mo kung paano magdisenyo ng isang module ng UART sa VHDL.
Hakbang 1: Ano ang UART?
Upang makipag-usap sa iba't ibang mga peripheral, karaniwang ginagamit ng mga nagpoproseso o nagkokontrol ang komunikasyon sa UART. Ito ay isang simple at mabilis na serial na komunikasyon. Dahil ang UART ay isang minimum na kinakailangan sa halos lahat ng mga processor, kadalasang idinisenyo ang mga ito bilang mga soft IP core sa VHDL o Verilog para sa muling kakayahang magamit at kadalian ng pagsasama.
Hakbang 2: Mga pagtutukoy
Ang mga pagtutukoy ng idinisenyo na UART ay ibinibigay sa ibaba:
* Mga karaniwang signal ng UART.
* Maaaring i-configure ang rate ng baud mula sa 600-115200.
* Sampling = 8x @receiver
* Napatunayan na disenyo ng FPGA - sa Xilinx Artix 7 board.
* Nasubukan sa mga peripheral ng UART, Matagumpay na Hyperterminal - lahat ng baudrates
Hakbang 3: Diskarte sa Disenyo
-
Magdidisenyo kami ng 3 mga module, na isasama namin sa paglaon upang makumpleto ang UART.
- Transmitter Module: Nag-aalaga ng mga serial data transmissions
- Modyul ng Tagatanggap: Nag-aalaga ng mga reception ng serial data
- Module ng generator ng baud: Nag-aalaga ng pagbuo ng orasan ng baud.
- Ang module ng generator ng baud ay maaari nang maisasaayos. Bumubuo ito ng dalawang orasan ng baud mula sa pangunahing orasan, ayon sa nais na bilis. Isa para sa transmiter, iba pa para sa tatanggap.
- Ang module ng tatanggap ay gumagamit ng isang rate ng sampling ng 8x upang i-minimize ang posibilidad ng error sa pagtanggap, ibig sabihin, ang receiver baud na orasan ay 8x transmitter baud na orasan.
- Kontrolin ang mga signal upang makontrol ang paghahatid at pagtanggap, pati na rin ang makagambala na signal.
- Karaniwang serial interface ng UART na walang pagkakapareho, isang hintuan at pagsisimula ng kaunti, 8 mga piraso ng data.
- Ang isang parallel interface upang makipag-usap sa host hal., Isang processor o controller, na nagpapakain at tumatanggap ng parallel data sa at mula sa UART.
Hakbang 4: Mga Resulta ng Simulation
Hakbang 5: Nakalakip na Mga File
* UART transmitter module -vhd file
* UART module ng tatanggap - vhd file
* Module ng generator ng baud - vhd file
* UART module - Ang pangunahing nangungunang module na pagsasama ng mga module sa itaas - vhd file
* Buong dokumentasyon ng UART IP Core - pdf
Para sa anumang mga query, huwag mag-atubiling makipag-ugnay sa akin:
Mitu Raj
sundan ako:
Para sa mga query, makipag-ugnay sa: [email protected]
Inirerekumendang:
Disenyo ng isang Simpleng Four-way Set Associative Cache Controller sa VHDL: 4 na Hakbang
Disenyo ng isang Simpleng Four-way Set Associative Cache Controller sa VHDL: Sa aking naunang itinuro, nakita namin kung paano magdisenyo ng isang simpleng direktang naka-map na cache controller. Sa oras na ito, sumusulong na tayo sa hakbang. Magdidisenyo kami ng isang simpleng naka-set na apat na magkakasamang cache controller. Kalamangan? Mas kaunting miss rate, ngunit sa halagang perfo
Disenyo ng isang Programmable Interrupt Controller sa VHDL: 4 na Hakbang
Disenyo ng isang Programmable Interrupt Controller sa VHDL: Nasobrahan ako ng uri ng mga tugon na nakukuha ko sa blog na ito. Salamat mga tao sa pagbisita sa aking blog at pag-uudyok sa akin na ibahagi sa iyo ang aking kaalaman. Sa oras na ito, ipapakita ko ang disenyo ng isa pang kawili-wiling module na nakikita natin sa lahat ng mga SOC - Nakagambala C
Disenyo ng isang Simple Cache Controller sa VHDL: 4 na Hakbang
Disenyo ng isang Simple Cache Controller sa VHDL: Sinusulat ko ito na itinuturo, dahil nakita kong medyo mahirap na makakuha ng ilang sanggunian na VHDL code upang malaman at simulan ang pagdidisenyo ng isang cache controller. Kaya't dinisenyo ko ang isang cache Controller aking sarili mula sa simula, at matagumpay itong nasubukan sa FPGA. Mayroon akong p
Disenyo ng I2C Master sa VHDL: 5 Mga Hakbang
Disenyo ng I2C Master sa VHDL: Sa itinuturo na ito, ang Pagdidisenyo ng isang simpleng master ng I2C sa VHDL ay tinalakay. TANDAAN: mag-click sa bawat imahe upang makita ang buong imahe
Disenyo ng isang Simple VGA Controller sa VHDL at Verilog: 5 Hakbang
Disenyo ng isang Simple VGA Controller sa VHDL at Verilog: Sa itinuturo na ito, magdidisenyo kami ng isang simpleng VGA Controller sa RTL. Ang VGA Controller ay ang digital circuit na idinisenyo upang himukin ang mga pagpapakita ng VGA. Nagbabasa ito mula sa Frame Buffer (VGA Memory) na kumakatawan sa frame na ipapakita, at bumubuo